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    搜索結果: 共找到:與 PLD 相關的文檔約 13 篇,以下是第1-8篇
    • 精典PLD設計問答匯編(doc 22)上傳:chengdong2010/6/23 21:57:01
      描述:答:建議將所有控制和時鐘信號都從PLD輸出,因為SDRAM對時鐘偏移(clockskew)很敏感,而Altera的器件PLL允許對時鐘頻率和相位都進行完全控制.因此,對于所有使用SDRAM的設計,Altera的器件PLL必須生成SDRAM時鐘信號.要利用SDRAM作為數據或程序存儲地址來完成設計.可以選擇創建一個新的megafuntion變量,然后在Plug-Inmanager中創建ALTCLKLOCK(I/P菜單)變量.可以將PLL設置成多個,或是將輸入劃分開來,以適應設計需求.一旦軟件生成PLL,將其在設計中示例,并使用PLL的“Clock”輸出以驅動CPU時鐘輸入和輸出IP引腳.(注:我們正在考慮將該設計移植到Altera相應器件上,但擔心問題仍在).答:個問題與前面討論的同步設計問題有延續性,我們一直都推薦客戶采用同步設計的辦這法,而不是異步設計,不要采用一些門陣列來確定延時,而應當采用同步時鐘來觸發邏輯運行.因為在異步設計中.
      類別:2032 頁數:3頁 瀏覽:359次 評論:0次 人氣: 格式: .doc
    • 電子市場FPGA協同設計模式(doc 6)上傳:chengdong2010/6/23 21:56:56
      描述:二、FPGA的開發流程及實例FPGA的開發分為設計輸入、功能仿真、設計綜合、前仿真、布局布線、時序仿真、時序分析和編程下載幾個步驟。1.基于QuartusII的FPGA的開發利用QuartusII軟件的開發流程可概括為以下幾步:設計輸入、設計編譯、設計時序分析、設計仿真和器件編程。2)設計編譯QuartusII編譯器完成的功能有:檢查設計錯誤、對邏輯進行綜合、提取定時信息、在指定的Altera系列器件中進行適配分割,產生的輸出文件將用于設計仿真、定時分析及器件編程。利用QuartusII軟件給器件編程或配置時,首先需要打開編程器(在New菜單選項中選擇打開ChainDescriptionFile)在編程器,中可以進行編程模式設置(Mode下拉框)硬件配置(ProgrammingHardware對話框)、及編程文件選擇(AddFile...按鈕)將以上配置存盤產生.cdf文件。
      類別:2032 頁數:1頁 瀏覽:299次 評論:0次 人氣: 格式: .doc
    • FIR濾波器設計方案(doc 22)上傳:chengdong2010/6/23 21:56:51
      描述:一.橫截型(卷積型、直接型)Direct-typeFIR濾波器的差分方程表達式為:y[n]h[m]x[nm]m0N1很明顯,這就是線形時不變系統的卷積和公式,也就是x[n]的延時級聯的橫向結構,如下圖所示:由于線形相位FIR濾波器的系數是鏡像對稱的,所以N階濾波器系數只需要[存單元即可。量化誤差分析理論設計的FIR濾波器系數都是無限精度的,當他們有硬件實現時,必須要量化,這必然引起量化誤差。這也就使得理論濾波器和實際濾波器存在一些性能上的差別由于FIR濾波器只有z=0只一個極點,他在單位圓內,不會出現系統的不穩定,這還算Lucky!FIR濾波器的實現框圖如下:ROM-cell實現:方案一(直接法)由于該FIR濾波器的性能要求極高,所以在實現時,FIR濾波器的系數非常的多。
      類別:2032 頁數:3頁 瀏覽:345次 評論:0次 人氣: 格式: .doc
    • FPGA設計流程指南(doc 21)上傳:chengdong2010/6/23 21:56:48
      描述:VerilogHDL設計基于將來設計轉向ASIC的方便,本部門的設計統一采用VerilogHDL,但針對混合設計和混合仿真的趨勢,所有開發人員也應能讀懂VHDL。2.1.9可視化設計方法為提高設計效率和適應協同設計的方式,可采用可視化的設計方法,MentorGrahpics的Renoir軟件提供了非常好的設計模式。3.1測試程序(testbench)測試程序對于設計功能和時序的驗證有著舉足輕重的影響,測試激勵的完備性和真實性是關鍵所在,有以下原則須遵循:(1)測試激勵輸入和響應輸出采集的時序應當兼顧功能仿真(無延時)和時序仿真(有延時)的情況。4.1.1大規模設計的綜合分塊綜合當設計規模很大時,綜合也會耗費很多時間。
      類別:2032 頁數:3頁 瀏覽:273次 評論:0次 人氣: 格式: .doc
    • FPGA設計常用技巧(doc 11)上傳:chengdong2010/6/23 21:56:46
      描述:本文討論的四種常用FPGA/CPLD設計思想與技巧:乒乓操作、串并轉換、流水線操作、數據接口同步化,都是FPGA/CPLD邏輯設計的內在規律的體現,合理地采用這些設計思想能在FPGA/CPLD設計工作種取得事半功倍的效果。在第3個緩沖周期通過“輸入數據選擇單元”的再次切換,將輸入的數據流緩存到“數據緩沖模塊1”,時將“數據緩沖模塊2”緩存的第2個同周期的數據通過“輸入數據選擇單元”切換,到“數據流運算處理送模塊”進行運算處理。流水線操作設計思想首先需要聲明的是,里所講述的流水線是指一種處理流程和順這序操作的設計思想,并非FPGA、ASIC設計中優化時序所用的“Pipelining”。靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準,此要求設計因者正確輸入約束,便靜態時序分析工具輸出正確的時序分析報以告。
      類別:2032 頁數:2頁 瀏覽:296次 評論:0次 人氣: 格式: .doc
    • FPGA技術發展趨向探討(doc 8)上傳:chengdong2010/6/23 21:56:38
      描述:國際上現場可編程邏輯器件的著名廠商Altera公司、Xilinx公司又陸續推出了數百萬門的單片FPGA芯片,將現場可編程器件的集成度提高到一個新的水平。觀現場可編程邏輯器件的發展歷史,之所以具有巨大的市場吸引力,縱其根本在于:FPGA不僅可以解決電子系統小型化、低功耗、高可靠性等問題,而且其開發周期短、開發軟件投入少、芯片價格不斷降低,促使FPGA越來越多地取代了ASIC的市場,特別是對小批量、多品種的產品需求。目前,FPGA的主要發展動向是:隨著大規模現場可編程邏輯器件的發展,系統設計進入片上可編程系統(SOPC)的新紀元。在其新近開發的產品中,Xilinx重新定義了未來的可編程邏輯,為用戶提供2.5v,3.3v和5v可編程邏輯系列選擇,并利用先進的0.18-、0.22-、0.25-、0.35um工藝技術生產出低成本、高性能的可編程邏輯產品。
      類別:2032 頁數:1頁 瀏覽:295次 評論:0次 人氣: 格式: .doc
    • FPGA應用培訓教材(doc 49)上傳:chengdong2010/6/23 21:56:36
      描述:FPGA應用文章DSP+FPGA實時信號處理系統摘要:簡要敘述了常用的信號處理系統的類型與處理機結構,介紹了正逐步得到廣泛應用的DSP+FPGA處理機結構,在此基礎上提出了一種實時信號處理的線性流水陣列,并舉例說明了該結構的具體實現。由于數字電路的以上特點,再加上數字計算機和數字信號處理技術的迅速發展,使得數字電路從集成規模、應用范圍及設計自動化程度等方面大大超過了模擬電路,來越多的由模擬電路越實現的功能轉由數字電路實現,進入了電子系統數字化的時代。這包括電壓控制振蕩器、電壓控制運算放大器、I/O參數電壓、可編程電壓源、波形發生器(正弦、三角等)、A/D轉換中的參考電壓等。
      類別:2032 頁數:5頁 瀏覽:298次 評論:0次 人氣: 格式: .doc
    • 描述:FPGA器件的開發平臺與MATLAB接口仿真引言現場可編程邏輯門陣列FPGA器件的出現是超大規模集成電路技術和計算機輔助設計技術發展的結果。但在很多工程設計應用中,由FPGA器件完成的主程序中只完成大量的數學運算,程序調試時以二進制輸出的信號可視性差,給設計人員進行仿真、調試帶來了很多不便。真功能就可使設計人員方便直觀地觀察程序結果了,這樣大大地方便了設計人員在設計早期對程序進行校驗。為了驗證設計的可行性,在設計時,在輸入、輸出端分別設置一個數據存儲器,數據存入的時序可以根據設計的要求靈活控制,存儲需要的數據。
      類別:2032 頁數:1頁 瀏覽:356次 評論:0次 人氣: 格式: .doc
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    双色球中奖规则

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